一张图上有一排很密的平行线，光刻机一次却只能把更疏的线清楚地做出来。可以把它拆成两张图吗？第一张做奇数位置的线，第二张补偶数位置的线，两组交错起来，图案就比任何一组都密了。
这是理解多重图形化的一个入口。它把一次成像过于困难的问题，分成多次制造任务；代价是每次都要做对，而且最后必须严丝合缝地组合起来。
“7纳米”，先别当成一把尺子的读数
芯片的工艺节点名称，不能直接理解为每根线都宽7纳米、每个间隙也都等于7纳米。实际工艺要同时考虑栅距、鳍间距、互连金属间距、单元密度及性能功耗等指标；密度也要说明计算方法和所用电路。
研究机构与代工厂甚至可能对相近一代技术使用不同节点名称。imec介绍先进互连研究时，会明确区分自己的节点名称与代工厂节点，并另外给出实际金属线间距。[4]
晶体管也早已不只是俯视图里的一个小矩形。鳍式晶体管把沟道做成竖起的鳍，栅极从多个面控制沟道，有助于改善缩小后电流难以关断的问题。竖起来的是沟道的鳍状结构，不能把它简单说成把栅极本身竖成鱼鳍。[6]
这种结构变化，使“用单一长度概括整套工艺”越来越不够用。平面器件缩小还涉及多种短沟道与漏电问题，也不存在所有工艺一到28纳米就因同一个原因突然不能继续的统一界线。
薄薄的芯片，内部是许多层不同的工作
靠近硅表面的器件负责开关与存储等功能，上方的多层互连把它们连接起来。金属线之间有绝缘材料，不同层还通过接触孔、通孔相连，外部再加上保护结构。
这些层的任务不同，尺寸要求也不相同。靠近器件的局部互连通常很密，上面的部分金属线可以更宽，用于更长距离连接或供电。把一层层材料和图案叠起来，需要沉积、光刻、刻蚀、清洗、平坦化与检测反复配合。
所以，芯片标为一个先进节点，不代表从最细器件到最上层金属都按同一个纳米数制造，也不代表每一层都必须使用同一种光刻设备。
光的波长，不等于最终图案尺寸
常见ArF深紫外光刻使用193纳米波长的光，EUV使用13.5纳米波长。[1] 波长会影响分辨率，但不能直接把这两个数当成最终电路线宽。
单次成像能力常用一个关系理解：
关键尺寸 CD ≈ k₁ × 波长 λ ÷ 数值孔径 NA。
波长更短、光学系统的数值孔径更大，以及材料、掩模和计算成像等工艺优化，都能帮助缩小尺寸。[2] 这里的关键尺寸、线宽、相邻线中心间距和设备的对准误差，各有不同含义，不能混成一个“精度”。
而多重图形化在这个基础上继续分解任务，使最终形成的密集图案，不必完全依靠一次曝光完成。
把奇数线、偶数线分开做
设最终相邻线中心的距离为p。先取其中每隔一条的线放进A组，这一组的中心距就是2p；剩余的线放进B组，组内中心距也是2p。
两组各自都比较疏，单次成像更容易处理。先完成A，再完成准确偏移后的B，就有机会在合成结果中得到中心距p。
这张图只解释几何分解。真正制造时，不能把两张掩模随意连续照在同一层未经处理的光刻胶上，就以为所有细节都会自动保留下来。常见路线需要在光刻之间配合图案固定、刻蚀、再涂胶等步骤；具体次序随工艺而异。
如果总在原来位置重复曝光，增加的首先是剂量，并不会自动在两根线中间多造出一根线。多重图形化的关键，是分解后的图形与相应的加工顺序。
侧墙图形化：让一条芯模长出两条边
另一类办法不只是把两张图对齐叠加，而是借助已经做出的结构，给下一步提供位置参照。
先做出一排较疏的芯模，在它的表面覆盖一层材料；再通过定向刻蚀，去掉水平表面上的部分，留下贴着竖直侧面的薄层。去除原来的芯模后，两侧留下的侧墙就能作为更密的图形模板。
原先一条芯模的两侧，变成了两条可用的边。这是自对准双重图形化SADP的基本思路。重复相应的侧墙生成流程，还能得到SAQP等更密的结构；最后通常还需要切断或阻挡图形，把长长的规则线条变成电路真正需要的连接。[3]
“自对准”减少了某些相对定位难题，但它把要求转移到了侧墙厚度、沉积均匀性、刻蚀选择性和后续切断的位置。它并不是不用测量、不怕误差。
第二张图歪一点，为什么问题会变大
理想情况下，B组的每根线都位于A组两根线的正中间。如果B整体向右偏了δ，左右两个中心距就从p、p变成p＋δ、p−δ。
一边变宽，另一边就变窄。图案越密，同样的绝对偏移占可用间隙的比例越大；再加上线宽和边缘粗糙度变化，就可能挤占绝缘间隔、破坏连接或影响电学性能。
这种相互对齐的误差称为套刻误差。它与“能分开画出多细的线”有关联，却不是同一个指标。设备、掩模、晶圆形变和不同加工步骤都可能贡献误差，需要测量和反馈校正。[7]
如果只是演示两个独立位置各可能向相反方向偏2个单位，它们的相对偏差可以达到4个单位。但这不能推出“所有DUV每次套刻必有4纳米误差”，也不能把几十次加工的误差上限机械相加，当成最终芯片的实测偏差。真正的预算还要区分误差来源、相关性和统计定义。
多做几次，为什么不能无限缩小
每增加一道掩模与加工，就多出时间、材料、设备占用和控制要求。若某一步失败，已经投入的其他步骤也可能被浪费。量产关心的是一片晶圆最后得到多少合格芯片，以及每颗合格芯片花了多少钱，而不是偶尔做出一小段漂亮线条。
更细的线还要解决光刻胶、相移掩模、光学邻近修正OPC、沉积、干法刻蚀和检测问题。OPC会根据成像与加工的偏差调整掩模图形，使最终落在晶圆上的结构接近设计；它也需要模型、材料与实际过程配合。
EUV较短的波长，可以让某些原本需要多次分解的关键层减少步骤。7纳米工艺与EUV也并非从一开始就绑定：台积电在2018年第二季度量产7nm FinFET，随后增强型方案才计划引入部分EUV光罩。[5]
不过，EUV并不意味着从此所有层一次曝光就够。更密的结构仍可能需要EUV与多重图形化结合；研究中也展示过DUV配合复杂侧墙工艺形成很小间距的线条。[4] 因此，“DUV的物理极限就是某个节点名称”过于绝对；研究演示、整套工艺贯通和有竞争力的量产，也必须分开判断。
芯片最终表现还取决于架构、互连、封装和工作负载。光刻决定了许多结构能否做得足够细、足够准，但从密线图案走到一颗稳定可用的芯片，仍然要让材料、设计和整条制造流程共同成立。